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|---|---|---|---|
| 14 | pmbaty | 1 | /*===- TableGen'erated file -------------------------------------*- C++ -*-===*\ |
| 2 | |* *| |
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| 3 | |* Intrinsic Function Source Fragment *| |
||
| 4 | |* *| |
||
| 5 | |* Automatically generated file, do not edit! *| |
||
| 6 | |* *| |
||
| 7 | \*===----------------------------------------------------------------------===*/ |
||
| 8 | |||
| 9 | #ifndef LLVM_IR_INTRINSIC_RISCV_ENUMS_H |
||
| 10 | #define LLVM_IR_INTRINSIC_RISCV_ENUMS_H |
||
| 11 | |||
| 12 | namespace llvm { |
||
| 13 | namespace Intrinsic { |
||
| 14 | enum RISCVIntrinsics : unsigned { |
||
| 15 | // Enum values for intrinsics |
||
| 16 | riscv_aes32dsi = 7764, // llvm.riscv.aes32dsi |
||
| 17 | riscv_aes32dsmi, // llvm.riscv.aes32dsmi |
||
| 18 | riscv_aes32esi, // llvm.riscv.aes32esi |
||
| 19 | riscv_aes32esmi, // llvm.riscv.aes32esmi |
||
| 20 | riscv_aes64ds, // llvm.riscv.aes64ds |
||
| 21 | riscv_aes64dsm, // llvm.riscv.aes64dsm |
||
| 22 | riscv_aes64es, // llvm.riscv.aes64es |
||
| 23 | riscv_aes64esm, // llvm.riscv.aes64esm |
||
| 24 | riscv_aes64im, // llvm.riscv.aes64im |
||
| 25 | riscv_aes64ks1i, // llvm.riscv.aes64ks1i |
||
| 26 | riscv_aes64ks2, // llvm.riscv.aes64ks2 |
||
| 27 | riscv_brev8, // llvm.riscv.brev8 |
||
| 28 | riscv_clmul, // llvm.riscv.clmul |
||
| 29 | riscv_clmulh, // llvm.riscv.clmulh |
||
| 30 | riscv_clmulr, // llvm.riscv.clmulr |
||
| 31 | riscv_masked_atomicrmw_add_i32, // llvm.riscv.masked.atomicrmw.add.i32 |
||
| 32 | riscv_masked_atomicrmw_add_i64, // llvm.riscv.masked.atomicrmw.add.i64 |
||
| 33 | riscv_masked_atomicrmw_max_i32, // llvm.riscv.masked.atomicrmw.max.i32 |
||
| 34 | riscv_masked_atomicrmw_max_i64, // llvm.riscv.masked.atomicrmw.max.i64 |
||
| 35 | riscv_masked_atomicrmw_min_i32, // llvm.riscv.masked.atomicrmw.min.i32 |
||
| 36 | riscv_masked_atomicrmw_min_i64, // llvm.riscv.masked.atomicrmw.min.i64 |
||
| 37 | riscv_masked_atomicrmw_nand_i32, // llvm.riscv.masked.atomicrmw.nand.i32 |
||
| 38 | riscv_masked_atomicrmw_nand_i64, // llvm.riscv.masked.atomicrmw.nand.i64 |
||
| 39 | riscv_masked_atomicrmw_sub_i32, // llvm.riscv.masked.atomicrmw.sub.i32 |
||
| 40 | riscv_masked_atomicrmw_sub_i64, // llvm.riscv.masked.atomicrmw.sub.i64 |
||
| 41 | riscv_masked_atomicrmw_umax_i32, // llvm.riscv.masked.atomicrmw.umax.i32 |
||
| 42 | riscv_masked_atomicrmw_umax_i64, // llvm.riscv.masked.atomicrmw.umax.i64 |
||
| 43 | riscv_masked_atomicrmw_umin_i32, // llvm.riscv.masked.atomicrmw.umin.i32 |
||
| 44 | riscv_masked_atomicrmw_umin_i64, // llvm.riscv.masked.atomicrmw.umin.i64 |
||
| 45 | riscv_masked_atomicrmw_xchg_i32, // llvm.riscv.masked.atomicrmw.xchg.i32 |
||
| 46 | riscv_masked_atomicrmw_xchg_i64, // llvm.riscv.masked.atomicrmw.xchg.i64 |
||
| 47 | riscv_masked_cmpxchg_i32, // llvm.riscv.masked.cmpxchg.i32 |
||
| 48 | riscv_masked_cmpxchg_i64, // llvm.riscv.masked.cmpxchg.i64 |
||
| 49 | riscv_masked_strided_load, // llvm.riscv.masked.strided.load |
||
| 50 | riscv_masked_strided_store, // llvm.riscv.masked.strided.store |
||
| 51 | riscv_orc_b, // llvm.riscv.orc.b |
||
| 52 | riscv_seg2_load, // llvm.riscv.seg2.load |
||
| 53 | riscv_seg3_load, // llvm.riscv.seg3.load |
||
| 54 | riscv_seg4_load, // llvm.riscv.seg4.load |
||
| 55 | riscv_seg5_load, // llvm.riscv.seg5.load |
||
| 56 | riscv_seg6_load, // llvm.riscv.seg6.load |
||
| 57 | riscv_seg7_load, // llvm.riscv.seg7.load |
||
| 58 | riscv_seg8_load, // llvm.riscv.seg8.load |
||
| 59 | riscv_sha256sig0, // llvm.riscv.sha256sig0 |
||
| 60 | riscv_sha256sig1, // llvm.riscv.sha256sig1 |
||
| 61 | riscv_sha256sum0, // llvm.riscv.sha256sum0 |
||
| 62 | riscv_sha256sum1, // llvm.riscv.sha256sum1 |
||
| 63 | riscv_sha512sig0, // llvm.riscv.sha512sig0 |
||
| 64 | riscv_sha512sig0h, // llvm.riscv.sha512sig0h |
||
| 65 | riscv_sha512sig0l, // llvm.riscv.sha512sig0l |
||
| 66 | riscv_sha512sig1, // llvm.riscv.sha512sig1 |
||
| 67 | riscv_sha512sig1h, // llvm.riscv.sha512sig1h |
||
| 68 | riscv_sha512sig1l, // llvm.riscv.sha512sig1l |
||
| 69 | riscv_sha512sum0, // llvm.riscv.sha512sum0 |
||
| 70 | riscv_sha512sum0r, // llvm.riscv.sha512sum0r |
||
| 71 | riscv_sha512sum1, // llvm.riscv.sha512sum1 |
||
| 72 | riscv_sha512sum1r, // llvm.riscv.sha512sum1r |
||
| 73 | riscv_sm3p0, // llvm.riscv.sm3p0 |
||
| 74 | riscv_sm3p1, // llvm.riscv.sm3p1 |
||
| 75 | riscv_sm4ed, // llvm.riscv.sm4ed |
||
| 76 | riscv_sm4ks, // llvm.riscv.sm4ks |
||
| 77 | riscv_th_vmaqa, // llvm.riscv.th.vmaqa |
||
| 78 | riscv_th_vmaqa_mask, // llvm.riscv.th.vmaqa.mask |
||
| 79 | riscv_th_vmaqasu, // llvm.riscv.th.vmaqasu |
||
| 80 | riscv_th_vmaqasu_mask, // llvm.riscv.th.vmaqasu.mask |
||
| 81 | riscv_th_vmaqau, // llvm.riscv.th.vmaqau |
||
| 82 | riscv_th_vmaqau_mask, // llvm.riscv.th.vmaqau.mask |
||
| 83 | riscv_th_vmaqaus, // llvm.riscv.th.vmaqaus |
||
| 84 | riscv_th_vmaqaus_mask, // llvm.riscv.th.vmaqaus.mask |
||
| 85 | riscv_unzip, // llvm.riscv.unzip |
||
| 86 | riscv_vaadd, // llvm.riscv.vaadd |
||
| 87 | riscv_vaadd_mask, // llvm.riscv.vaadd.mask |
||
| 88 | riscv_vaaddu, // llvm.riscv.vaaddu |
||
| 89 | riscv_vaaddu_mask, // llvm.riscv.vaaddu.mask |
||
| 90 | riscv_vadc, // llvm.riscv.vadc |
||
| 91 | riscv_vadd, // llvm.riscv.vadd |
||
| 92 | riscv_vadd_mask, // llvm.riscv.vadd.mask |
||
| 93 | riscv_vand, // llvm.riscv.vand |
||
| 94 | riscv_vand_mask, // llvm.riscv.vand.mask |
||
| 95 | riscv_vasub, // llvm.riscv.vasub |
||
| 96 | riscv_vasub_mask, // llvm.riscv.vasub.mask |
||
| 97 | riscv_vasubu, // llvm.riscv.vasubu |
||
| 98 | riscv_vasubu_mask, // llvm.riscv.vasubu.mask |
||
| 99 | riscv_vcompress, // llvm.riscv.vcompress |
||
| 100 | riscv_vcpop, // llvm.riscv.vcpop |
||
| 101 | riscv_vcpop_mask, // llvm.riscv.vcpop.mask |
||
| 102 | riscv_vdiv, // llvm.riscv.vdiv |
||
| 103 | riscv_vdiv_mask, // llvm.riscv.vdiv.mask |
||
| 104 | riscv_vdivu, // llvm.riscv.vdivu |
||
| 105 | riscv_vdivu_mask, // llvm.riscv.vdivu.mask |
||
| 106 | riscv_vfadd, // llvm.riscv.vfadd |
||
| 107 | riscv_vfadd_mask, // llvm.riscv.vfadd.mask |
||
| 108 | riscv_vfclass, // llvm.riscv.vfclass |
||
| 109 | riscv_vfclass_mask, // llvm.riscv.vfclass.mask |
||
| 110 | riscv_vfcvt_f_x_v, // llvm.riscv.vfcvt.f.x.v |
||
| 111 | riscv_vfcvt_f_x_v_mask, // llvm.riscv.vfcvt.f.x.v.mask |
||
| 112 | riscv_vfcvt_f_xu_v, // llvm.riscv.vfcvt.f.xu.v |
||
| 113 | riscv_vfcvt_f_xu_v_mask, // llvm.riscv.vfcvt.f.xu.v.mask |
||
| 114 | riscv_vfcvt_rtz_x_f_v, // llvm.riscv.vfcvt.rtz.x.f.v |
||
| 115 | riscv_vfcvt_rtz_x_f_v_mask, // llvm.riscv.vfcvt.rtz.x.f.v.mask |
||
| 116 | riscv_vfcvt_rtz_xu_f_v, // llvm.riscv.vfcvt.rtz.xu.f.v |
||
| 117 | riscv_vfcvt_rtz_xu_f_v_mask, // llvm.riscv.vfcvt.rtz.xu.f.v.mask |
||
| 118 | riscv_vfcvt_x_f_v, // llvm.riscv.vfcvt.x.f.v |
||
| 119 | riscv_vfcvt_x_f_v_mask, // llvm.riscv.vfcvt.x.f.v.mask |
||
| 120 | riscv_vfcvt_xu_f_v, // llvm.riscv.vfcvt.xu.f.v |
||
| 121 | riscv_vfcvt_xu_f_v_mask, // llvm.riscv.vfcvt.xu.f.v.mask |
||
| 122 | riscv_vfdiv, // llvm.riscv.vfdiv |
||
| 123 | riscv_vfdiv_mask, // llvm.riscv.vfdiv.mask |
||
| 124 | riscv_vfirst, // llvm.riscv.vfirst |
||
| 125 | riscv_vfirst_mask, // llvm.riscv.vfirst.mask |
||
| 126 | riscv_vfmacc, // llvm.riscv.vfmacc |
||
| 127 | riscv_vfmacc_mask, // llvm.riscv.vfmacc.mask |
||
| 128 | riscv_vfmadd, // llvm.riscv.vfmadd |
||
| 129 | riscv_vfmadd_mask, // llvm.riscv.vfmadd.mask |
||
| 130 | riscv_vfmax, // llvm.riscv.vfmax |
||
| 131 | riscv_vfmax_mask, // llvm.riscv.vfmax.mask |
||
| 132 | riscv_vfmerge, // llvm.riscv.vfmerge |
||
| 133 | riscv_vfmin, // llvm.riscv.vfmin |
||
| 134 | riscv_vfmin_mask, // llvm.riscv.vfmin.mask |
||
| 135 | riscv_vfmsac, // llvm.riscv.vfmsac |
||
| 136 | riscv_vfmsac_mask, // llvm.riscv.vfmsac.mask |
||
| 137 | riscv_vfmsub, // llvm.riscv.vfmsub |
||
| 138 | riscv_vfmsub_mask, // llvm.riscv.vfmsub.mask |
||
| 139 | riscv_vfmul, // llvm.riscv.vfmul |
||
| 140 | riscv_vfmul_mask, // llvm.riscv.vfmul.mask |
||
| 141 | riscv_vfmv_f_s, // llvm.riscv.vfmv.f.s |
||
| 142 | riscv_vfmv_s_f, // llvm.riscv.vfmv.s.f |
||
| 143 | riscv_vfmv_v_f, // llvm.riscv.vfmv.v.f |
||
| 144 | riscv_vfncvt_f_f_w, // llvm.riscv.vfncvt.f.f.w |
||
| 145 | riscv_vfncvt_f_f_w_mask, // llvm.riscv.vfncvt.f.f.w.mask |
||
| 146 | riscv_vfncvt_f_x_w, // llvm.riscv.vfncvt.f.x.w |
||
| 147 | riscv_vfncvt_f_x_w_mask, // llvm.riscv.vfncvt.f.x.w.mask |
||
| 148 | riscv_vfncvt_f_xu_w, // llvm.riscv.vfncvt.f.xu.w |
||
| 149 | riscv_vfncvt_f_xu_w_mask, // llvm.riscv.vfncvt.f.xu.w.mask |
||
| 150 | riscv_vfncvt_rod_f_f_w, // llvm.riscv.vfncvt.rod.f.f.w |
||
| 151 | riscv_vfncvt_rod_f_f_w_mask, // llvm.riscv.vfncvt.rod.f.f.w.mask |
||
| 152 | riscv_vfncvt_rtz_x_f_w, // llvm.riscv.vfncvt.rtz.x.f.w |
||
| 153 | riscv_vfncvt_rtz_x_f_w_mask, // llvm.riscv.vfncvt.rtz.x.f.w.mask |
||
| 154 | riscv_vfncvt_rtz_xu_f_w, // llvm.riscv.vfncvt.rtz.xu.f.w |
||
| 155 | riscv_vfncvt_rtz_xu_f_w_mask, // llvm.riscv.vfncvt.rtz.xu.f.w.mask |
||
| 156 | riscv_vfncvt_x_f_w, // llvm.riscv.vfncvt.x.f.w |
||
| 157 | riscv_vfncvt_x_f_w_mask, // llvm.riscv.vfncvt.x.f.w.mask |
||
| 158 | riscv_vfncvt_xu_f_w, // llvm.riscv.vfncvt.xu.f.w |
||
| 159 | riscv_vfncvt_xu_f_w_mask, // llvm.riscv.vfncvt.xu.f.w.mask |
||
| 160 | riscv_vfnmacc, // llvm.riscv.vfnmacc |
||
| 161 | riscv_vfnmacc_mask, // llvm.riscv.vfnmacc.mask |
||
| 162 | riscv_vfnmadd, // llvm.riscv.vfnmadd |
||
| 163 | riscv_vfnmadd_mask, // llvm.riscv.vfnmadd.mask |
||
| 164 | riscv_vfnmsac, // llvm.riscv.vfnmsac |
||
| 165 | riscv_vfnmsac_mask, // llvm.riscv.vfnmsac.mask |
||
| 166 | riscv_vfnmsub, // llvm.riscv.vfnmsub |
||
| 167 | riscv_vfnmsub_mask, // llvm.riscv.vfnmsub.mask |
||
| 168 | riscv_vfrdiv, // llvm.riscv.vfrdiv |
||
| 169 | riscv_vfrdiv_mask, // llvm.riscv.vfrdiv.mask |
||
| 170 | riscv_vfrec7, // llvm.riscv.vfrec7 |
||
| 171 | riscv_vfrec7_mask, // llvm.riscv.vfrec7.mask |
||
| 172 | riscv_vfredmax, // llvm.riscv.vfredmax |
||
| 173 | riscv_vfredmax_mask, // llvm.riscv.vfredmax.mask |
||
| 174 | riscv_vfredmin, // llvm.riscv.vfredmin |
||
| 175 | riscv_vfredmin_mask, // llvm.riscv.vfredmin.mask |
||
| 176 | riscv_vfredosum, // llvm.riscv.vfredosum |
||
| 177 | riscv_vfredosum_mask, // llvm.riscv.vfredosum.mask |
||
| 178 | riscv_vfredusum, // llvm.riscv.vfredusum |
||
| 179 | riscv_vfredusum_mask, // llvm.riscv.vfredusum.mask |
||
| 180 | riscv_vfrsqrt7, // llvm.riscv.vfrsqrt7 |
||
| 181 | riscv_vfrsqrt7_mask, // llvm.riscv.vfrsqrt7.mask |
||
| 182 | riscv_vfrsub, // llvm.riscv.vfrsub |
||
| 183 | riscv_vfrsub_mask, // llvm.riscv.vfrsub.mask |
||
| 184 | riscv_vfsgnj, // llvm.riscv.vfsgnj |
||
| 185 | riscv_vfsgnj_mask, // llvm.riscv.vfsgnj.mask |
||
| 186 | riscv_vfsgnjn, // llvm.riscv.vfsgnjn |
||
| 187 | riscv_vfsgnjn_mask, // llvm.riscv.vfsgnjn.mask |
||
| 188 | riscv_vfsgnjx, // llvm.riscv.vfsgnjx |
||
| 189 | riscv_vfsgnjx_mask, // llvm.riscv.vfsgnjx.mask |
||
| 190 | riscv_vfslide1down, // llvm.riscv.vfslide1down |
||
| 191 | riscv_vfslide1down_mask, // llvm.riscv.vfslide1down.mask |
||
| 192 | riscv_vfslide1up, // llvm.riscv.vfslide1up |
||
| 193 | riscv_vfslide1up_mask, // llvm.riscv.vfslide1up.mask |
||
| 194 | riscv_vfsqrt, // llvm.riscv.vfsqrt |
||
| 195 | riscv_vfsqrt_mask, // llvm.riscv.vfsqrt.mask |
||
| 196 | riscv_vfsub, // llvm.riscv.vfsub |
||
| 197 | riscv_vfsub_mask, // llvm.riscv.vfsub.mask |
||
| 198 | riscv_vfwadd, // llvm.riscv.vfwadd |
||
| 199 | riscv_vfwadd_mask, // llvm.riscv.vfwadd.mask |
||
| 200 | riscv_vfwadd_w, // llvm.riscv.vfwadd.w |
||
| 201 | riscv_vfwadd_w_mask, // llvm.riscv.vfwadd.w.mask |
||
| 202 | riscv_vfwcvt_f_f_v, // llvm.riscv.vfwcvt.f.f.v |
||
| 203 | riscv_vfwcvt_f_f_v_mask, // llvm.riscv.vfwcvt.f.f.v.mask |
||
| 204 | riscv_vfwcvt_f_x_v, // llvm.riscv.vfwcvt.f.x.v |
||
| 205 | riscv_vfwcvt_f_x_v_mask, // llvm.riscv.vfwcvt.f.x.v.mask |
||
| 206 | riscv_vfwcvt_f_xu_v, // llvm.riscv.vfwcvt.f.xu.v |
||
| 207 | riscv_vfwcvt_f_xu_v_mask, // llvm.riscv.vfwcvt.f.xu.v.mask |
||
| 208 | riscv_vfwcvt_rtz_x_f_v, // llvm.riscv.vfwcvt.rtz.x.f.v |
||
| 209 | riscv_vfwcvt_rtz_x_f_v_mask, // llvm.riscv.vfwcvt.rtz.x.f.v.mask |
||
| 210 | riscv_vfwcvt_rtz_xu_f_v, // llvm.riscv.vfwcvt.rtz.xu.f.v |
||
| 211 | riscv_vfwcvt_rtz_xu_f_v_mask, // llvm.riscv.vfwcvt.rtz.xu.f.v.mask |
||
| 212 | riscv_vfwcvt_x_f_v, // llvm.riscv.vfwcvt.x.f.v |
||
| 213 | riscv_vfwcvt_x_f_v_mask, // llvm.riscv.vfwcvt.x.f.v.mask |
||
| 214 | riscv_vfwcvt_xu_f_v, // llvm.riscv.vfwcvt.xu.f.v |
||
| 215 | riscv_vfwcvt_xu_f_v_mask, // llvm.riscv.vfwcvt.xu.f.v.mask |
||
| 216 | riscv_vfwmacc, // llvm.riscv.vfwmacc |
||
| 217 | riscv_vfwmacc_mask, // llvm.riscv.vfwmacc.mask |
||
| 218 | riscv_vfwmsac, // llvm.riscv.vfwmsac |
||
| 219 | riscv_vfwmsac_mask, // llvm.riscv.vfwmsac.mask |
||
| 220 | riscv_vfwmul, // llvm.riscv.vfwmul |
||
| 221 | riscv_vfwmul_mask, // llvm.riscv.vfwmul.mask |
||
| 222 | riscv_vfwnmacc, // llvm.riscv.vfwnmacc |
||
| 223 | riscv_vfwnmacc_mask, // llvm.riscv.vfwnmacc.mask |
||
| 224 | riscv_vfwnmsac, // llvm.riscv.vfwnmsac |
||
| 225 | riscv_vfwnmsac_mask, // llvm.riscv.vfwnmsac.mask |
||
| 226 | riscv_vfwredosum, // llvm.riscv.vfwredosum |
||
| 227 | riscv_vfwredosum_mask, // llvm.riscv.vfwredosum.mask |
||
| 228 | riscv_vfwredusum, // llvm.riscv.vfwredusum |
||
| 229 | riscv_vfwredusum_mask, // llvm.riscv.vfwredusum.mask |
||
| 230 | riscv_vfwsub, // llvm.riscv.vfwsub |
||
| 231 | riscv_vfwsub_mask, // llvm.riscv.vfwsub.mask |
||
| 232 | riscv_vfwsub_w, // llvm.riscv.vfwsub.w |
||
| 233 | riscv_vfwsub_w_mask, // llvm.riscv.vfwsub.w.mask |
||
| 234 | riscv_vid, // llvm.riscv.vid |
||
| 235 | riscv_vid_mask, // llvm.riscv.vid.mask |
||
| 236 | riscv_viota, // llvm.riscv.viota |
||
| 237 | riscv_viota_mask, // llvm.riscv.viota.mask |
||
| 238 | riscv_vle, // llvm.riscv.vle |
||
| 239 | riscv_vle_mask, // llvm.riscv.vle.mask |
||
| 240 | riscv_vleff, // llvm.riscv.vleff |
||
| 241 | riscv_vleff_mask, // llvm.riscv.vleff.mask |
||
| 242 | riscv_vlm, // llvm.riscv.vlm |
||
| 243 | riscv_vloxei, // llvm.riscv.vloxei |
||
| 244 | riscv_vloxei_mask, // llvm.riscv.vloxei.mask |
||
| 245 | riscv_vloxseg2, // llvm.riscv.vloxseg2 |
||
| 246 | riscv_vloxseg2_mask, // llvm.riscv.vloxseg2.mask |
||
| 247 | riscv_vloxseg3, // llvm.riscv.vloxseg3 |
||
| 248 | riscv_vloxseg3_mask, // llvm.riscv.vloxseg3.mask |
||
| 249 | riscv_vloxseg4, // llvm.riscv.vloxseg4 |
||
| 250 | riscv_vloxseg4_mask, // llvm.riscv.vloxseg4.mask |
||
| 251 | riscv_vloxseg5, // llvm.riscv.vloxseg5 |
||
| 252 | riscv_vloxseg5_mask, // llvm.riscv.vloxseg5.mask |
||
| 253 | riscv_vloxseg6, // llvm.riscv.vloxseg6 |
||
| 254 | riscv_vloxseg6_mask, // llvm.riscv.vloxseg6.mask |
||
| 255 | riscv_vloxseg7, // llvm.riscv.vloxseg7 |
||
| 256 | riscv_vloxseg7_mask, // llvm.riscv.vloxseg7.mask |
||
| 257 | riscv_vloxseg8, // llvm.riscv.vloxseg8 |
||
| 258 | riscv_vloxseg8_mask, // llvm.riscv.vloxseg8.mask |
||
| 259 | riscv_vlse, // llvm.riscv.vlse |
||
| 260 | riscv_vlse_mask, // llvm.riscv.vlse.mask |
||
| 261 | riscv_vlseg2, // llvm.riscv.vlseg2 |
||
| 262 | riscv_vlseg2_mask, // llvm.riscv.vlseg2.mask |
||
| 263 | riscv_vlseg2ff, // llvm.riscv.vlseg2ff |
||
| 264 | riscv_vlseg2ff_mask, // llvm.riscv.vlseg2ff.mask |
||
| 265 | riscv_vlseg3, // llvm.riscv.vlseg3 |
||
| 266 | riscv_vlseg3_mask, // llvm.riscv.vlseg3.mask |
||
| 267 | riscv_vlseg3ff, // llvm.riscv.vlseg3ff |
||
| 268 | riscv_vlseg3ff_mask, // llvm.riscv.vlseg3ff.mask |
||
| 269 | riscv_vlseg4, // llvm.riscv.vlseg4 |
||
| 270 | riscv_vlseg4_mask, // llvm.riscv.vlseg4.mask |
||
| 271 | riscv_vlseg4ff, // llvm.riscv.vlseg4ff |
||
| 272 | riscv_vlseg4ff_mask, // llvm.riscv.vlseg4ff.mask |
||
| 273 | riscv_vlseg5, // llvm.riscv.vlseg5 |
||
| 274 | riscv_vlseg5_mask, // llvm.riscv.vlseg5.mask |
||
| 275 | riscv_vlseg5ff, // llvm.riscv.vlseg5ff |
||
| 276 | riscv_vlseg5ff_mask, // llvm.riscv.vlseg5ff.mask |
||
| 277 | riscv_vlseg6, // llvm.riscv.vlseg6 |
||
| 278 | riscv_vlseg6_mask, // llvm.riscv.vlseg6.mask |
||
| 279 | riscv_vlseg6ff, // llvm.riscv.vlseg6ff |
||
| 280 | riscv_vlseg6ff_mask, // llvm.riscv.vlseg6ff.mask |
||
| 281 | riscv_vlseg7, // llvm.riscv.vlseg7 |
||
| 282 | riscv_vlseg7_mask, // llvm.riscv.vlseg7.mask |
||
| 283 | riscv_vlseg7ff, // llvm.riscv.vlseg7ff |
||
| 284 | riscv_vlseg7ff_mask, // llvm.riscv.vlseg7ff.mask |
||
| 285 | riscv_vlseg8, // llvm.riscv.vlseg8 |
||
| 286 | riscv_vlseg8_mask, // llvm.riscv.vlseg8.mask |
||
| 287 | riscv_vlseg8ff, // llvm.riscv.vlseg8ff |
||
| 288 | riscv_vlseg8ff_mask, // llvm.riscv.vlseg8ff.mask |
||
| 289 | riscv_vlsseg2, // llvm.riscv.vlsseg2 |
||
| 290 | riscv_vlsseg2_mask, // llvm.riscv.vlsseg2.mask |
||
| 291 | riscv_vlsseg3, // llvm.riscv.vlsseg3 |
||
| 292 | riscv_vlsseg3_mask, // llvm.riscv.vlsseg3.mask |
||
| 293 | riscv_vlsseg4, // llvm.riscv.vlsseg4 |
||
| 294 | riscv_vlsseg4_mask, // llvm.riscv.vlsseg4.mask |
||
| 295 | riscv_vlsseg5, // llvm.riscv.vlsseg5 |
||
| 296 | riscv_vlsseg5_mask, // llvm.riscv.vlsseg5.mask |
||
| 297 | riscv_vlsseg6, // llvm.riscv.vlsseg6 |
||
| 298 | riscv_vlsseg6_mask, // llvm.riscv.vlsseg6.mask |
||
| 299 | riscv_vlsseg7, // llvm.riscv.vlsseg7 |
||
| 300 | riscv_vlsseg7_mask, // llvm.riscv.vlsseg7.mask |
||
| 301 | riscv_vlsseg8, // llvm.riscv.vlsseg8 |
||
| 302 | riscv_vlsseg8_mask, // llvm.riscv.vlsseg8.mask |
||
| 303 | riscv_vluxei, // llvm.riscv.vluxei |
||
| 304 | riscv_vluxei_mask, // llvm.riscv.vluxei.mask |
||
| 305 | riscv_vluxseg2, // llvm.riscv.vluxseg2 |
||
| 306 | riscv_vluxseg2_mask, // llvm.riscv.vluxseg2.mask |
||
| 307 | riscv_vluxseg3, // llvm.riscv.vluxseg3 |
||
| 308 | riscv_vluxseg3_mask, // llvm.riscv.vluxseg3.mask |
||
| 309 | riscv_vluxseg4, // llvm.riscv.vluxseg4 |
||
| 310 | riscv_vluxseg4_mask, // llvm.riscv.vluxseg4.mask |
||
| 311 | riscv_vluxseg5, // llvm.riscv.vluxseg5 |
||
| 312 | riscv_vluxseg5_mask, // llvm.riscv.vluxseg5.mask |
||
| 313 | riscv_vluxseg6, // llvm.riscv.vluxseg6 |
||
| 314 | riscv_vluxseg6_mask, // llvm.riscv.vluxseg6.mask |
||
| 315 | riscv_vluxseg7, // llvm.riscv.vluxseg7 |
||
| 316 | riscv_vluxseg7_mask, // llvm.riscv.vluxseg7.mask |
||
| 317 | riscv_vluxseg8, // llvm.riscv.vluxseg8 |
||
| 318 | riscv_vluxseg8_mask, // llvm.riscv.vluxseg8.mask |
||
| 319 | riscv_vmacc, // llvm.riscv.vmacc |
||
| 320 | riscv_vmacc_mask, // llvm.riscv.vmacc.mask |
||
| 321 | riscv_vmadc, // llvm.riscv.vmadc |
||
| 322 | riscv_vmadc_carry_in, // llvm.riscv.vmadc.carry.in |
||
| 323 | riscv_vmadd, // llvm.riscv.vmadd |
||
| 324 | riscv_vmadd_mask, // llvm.riscv.vmadd.mask |
||
| 325 | riscv_vmand, // llvm.riscv.vmand |
||
| 326 | riscv_vmandn, // llvm.riscv.vmandn |
||
| 327 | riscv_vmax, // llvm.riscv.vmax |
||
| 328 | riscv_vmax_mask, // llvm.riscv.vmax.mask |
||
| 329 | riscv_vmaxu, // llvm.riscv.vmaxu |
||
| 330 | riscv_vmaxu_mask, // llvm.riscv.vmaxu.mask |
||
| 331 | riscv_vmclr, // llvm.riscv.vmclr |
||
| 332 | riscv_vmerge, // llvm.riscv.vmerge |
||
| 333 | riscv_vmfeq, // llvm.riscv.vmfeq |
||
| 334 | riscv_vmfeq_mask, // llvm.riscv.vmfeq.mask |
||
| 335 | riscv_vmfge, // llvm.riscv.vmfge |
||
| 336 | riscv_vmfge_mask, // llvm.riscv.vmfge.mask |
||
| 337 | riscv_vmfgt, // llvm.riscv.vmfgt |
||
| 338 | riscv_vmfgt_mask, // llvm.riscv.vmfgt.mask |
||
| 339 | riscv_vmfle, // llvm.riscv.vmfle |
||
| 340 | riscv_vmfle_mask, // llvm.riscv.vmfle.mask |
||
| 341 | riscv_vmflt, // llvm.riscv.vmflt |
||
| 342 | riscv_vmflt_mask, // llvm.riscv.vmflt.mask |
||
| 343 | riscv_vmfne, // llvm.riscv.vmfne |
||
| 344 | riscv_vmfne_mask, // llvm.riscv.vmfne.mask |
||
| 345 | riscv_vmin, // llvm.riscv.vmin |
||
| 346 | riscv_vmin_mask, // llvm.riscv.vmin.mask |
||
| 347 | riscv_vminu, // llvm.riscv.vminu |
||
| 348 | riscv_vminu_mask, // llvm.riscv.vminu.mask |
||
| 349 | riscv_vmnand, // llvm.riscv.vmnand |
||
| 350 | riscv_vmnor, // llvm.riscv.vmnor |
||
| 351 | riscv_vmor, // llvm.riscv.vmor |
||
| 352 | riscv_vmorn, // llvm.riscv.vmorn |
||
| 353 | riscv_vmsbc, // llvm.riscv.vmsbc |
||
| 354 | riscv_vmsbc_borrow_in, // llvm.riscv.vmsbc.borrow.in |
||
| 355 | riscv_vmsbf, // llvm.riscv.vmsbf |
||
| 356 | riscv_vmsbf_mask, // llvm.riscv.vmsbf.mask |
||
| 357 | riscv_vmseq, // llvm.riscv.vmseq |
||
| 358 | riscv_vmseq_mask, // llvm.riscv.vmseq.mask |
||
| 359 | riscv_vmset, // llvm.riscv.vmset |
||
| 360 | riscv_vmsge, // llvm.riscv.vmsge |
||
| 361 | riscv_vmsge_mask, // llvm.riscv.vmsge.mask |
||
| 362 | riscv_vmsgeu, // llvm.riscv.vmsgeu |
||
| 363 | riscv_vmsgeu_mask, // llvm.riscv.vmsgeu.mask |
||
| 364 | riscv_vmsgt, // llvm.riscv.vmsgt |
||
| 365 | riscv_vmsgt_mask, // llvm.riscv.vmsgt.mask |
||
| 366 | riscv_vmsgtu, // llvm.riscv.vmsgtu |
||
| 367 | riscv_vmsgtu_mask, // llvm.riscv.vmsgtu.mask |
||
| 368 | riscv_vmsif, // llvm.riscv.vmsif |
||
| 369 | riscv_vmsif_mask, // llvm.riscv.vmsif.mask |
||
| 370 | riscv_vmsle, // llvm.riscv.vmsle |
||
| 371 | riscv_vmsle_mask, // llvm.riscv.vmsle.mask |
||
| 372 | riscv_vmsleu, // llvm.riscv.vmsleu |
||
| 373 | riscv_vmsleu_mask, // llvm.riscv.vmsleu.mask |
||
| 374 | riscv_vmslt, // llvm.riscv.vmslt |
||
| 375 | riscv_vmslt_mask, // llvm.riscv.vmslt.mask |
||
| 376 | riscv_vmsltu, // llvm.riscv.vmsltu |
||
| 377 | riscv_vmsltu_mask, // llvm.riscv.vmsltu.mask |
||
| 378 | riscv_vmsne, // llvm.riscv.vmsne |
||
| 379 | riscv_vmsne_mask, // llvm.riscv.vmsne.mask |
||
| 380 | riscv_vmsof, // llvm.riscv.vmsof |
||
| 381 | riscv_vmsof_mask, // llvm.riscv.vmsof.mask |
||
| 382 | riscv_vmul, // llvm.riscv.vmul |
||
| 383 | riscv_vmul_mask, // llvm.riscv.vmul.mask |
||
| 384 | riscv_vmulh, // llvm.riscv.vmulh |
||
| 385 | riscv_vmulh_mask, // llvm.riscv.vmulh.mask |
||
| 386 | riscv_vmulhsu, // llvm.riscv.vmulhsu |
||
| 387 | riscv_vmulhsu_mask, // llvm.riscv.vmulhsu.mask |
||
| 388 | riscv_vmulhu, // llvm.riscv.vmulhu |
||
| 389 | riscv_vmulhu_mask, // llvm.riscv.vmulhu.mask |
||
| 390 | riscv_vmv_s_x, // llvm.riscv.vmv.s.x |
||
| 391 | riscv_vmv_v_v, // llvm.riscv.vmv.v.v |
||
| 392 | riscv_vmv_v_x, // llvm.riscv.vmv.v.x |
||
| 393 | riscv_vmv_x_s, // llvm.riscv.vmv.x.s |
||
| 394 | riscv_vmxnor, // llvm.riscv.vmxnor |
||
| 395 | riscv_vmxor, // llvm.riscv.vmxor |
||
| 396 | riscv_vnclip, // llvm.riscv.vnclip |
||
| 397 | riscv_vnclip_mask, // llvm.riscv.vnclip.mask |
||
| 398 | riscv_vnclipu, // llvm.riscv.vnclipu |
||
| 399 | riscv_vnclipu_mask, // llvm.riscv.vnclipu.mask |
||
| 400 | riscv_vnmsac, // llvm.riscv.vnmsac |
||
| 401 | riscv_vnmsac_mask, // llvm.riscv.vnmsac.mask |
||
| 402 | riscv_vnmsub, // llvm.riscv.vnmsub |
||
| 403 | riscv_vnmsub_mask, // llvm.riscv.vnmsub.mask |
||
| 404 | riscv_vnsra, // llvm.riscv.vnsra |
||
| 405 | riscv_vnsra_mask, // llvm.riscv.vnsra.mask |
||
| 406 | riscv_vnsrl, // llvm.riscv.vnsrl |
||
| 407 | riscv_vnsrl_mask, // llvm.riscv.vnsrl.mask |
||
| 408 | riscv_vor, // llvm.riscv.vor |
||
| 409 | riscv_vor_mask, // llvm.riscv.vor.mask |
||
| 410 | riscv_vredand, // llvm.riscv.vredand |
||
| 411 | riscv_vredand_mask, // llvm.riscv.vredand.mask |
||
| 412 | riscv_vredmax, // llvm.riscv.vredmax |
||
| 413 | riscv_vredmax_mask, // llvm.riscv.vredmax.mask |
||
| 414 | riscv_vredmaxu, // llvm.riscv.vredmaxu |
||
| 415 | riscv_vredmaxu_mask, // llvm.riscv.vredmaxu.mask |
||
| 416 | riscv_vredmin, // llvm.riscv.vredmin |
||
| 417 | riscv_vredmin_mask, // llvm.riscv.vredmin.mask |
||
| 418 | riscv_vredminu, // llvm.riscv.vredminu |
||
| 419 | riscv_vredminu_mask, // llvm.riscv.vredminu.mask |
||
| 420 | riscv_vredor, // llvm.riscv.vredor |
||
| 421 | riscv_vredor_mask, // llvm.riscv.vredor.mask |
||
| 422 | riscv_vredsum, // llvm.riscv.vredsum |
||
| 423 | riscv_vredsum_mask, // llvm.riscv.vredsum.mask |
||
| 424 | riscv_vredxor, // llvm.riscv.vredxor |
||
| 425 | riscv_vredxor_mask, // llvm.riscv.vredxor.mask |
||
| 426 | riscv_vrem, // llvm.riscv.vrem |
||
| 427 | riscv_vrem_mask, // llvm.riscv.vrem.mask |
||
| 428 | riscv_vremu, // llvm.riscv.vremu |
||
| 429 | riscv_vremu_mask, // llvm.riscv.vremu.mask |
||
| 430 | riscv_vrgather_vv, // llvm.riscv.vrgather.vv |
||
| 431 | riscv_vrgather_vv_mask, // llvm.riscv.vrgather.vv.mask |
||
| 432 | riscv_vrgather_vx, // llvm.riscv.vrgather.vx |
||
| 433 | riscv_vrgather_vx_mask, // llvm.riscv.vrgather.vx.mask |
||
| 434 | riscv_vrgatherei16_vv, // llvm.riscv.vrgatherei16.vv |
||
| 435 | riscv_vrgatherei16_vv_mask, // llvm.riscv.vrgatherei16.vv.mask |
||
| 436 | riscv_vrsub, // llvm.riscv.vrsub |
||
| 437 | riscv_vrsub_mask, // llvm.riscv.vrsub.mask |
||
| 438 | riscv_vsadd, // llvm.riscv.vsadd |
||
| 439 | riscv_vsadd_mask, // llvm.riscv.vsadd.mask |
||
| 440 | riscv_vsaddu, // llvm.riscv.vsaddu |
||
| 441 | riscv_vsaddu_mask, // llvm.riscv.vsaddu.mask |
||
| 442 | riscv_vsbc, // llvm.riscv.vsbc |
||
| 443 | riscv_vse, // llvm.riscv.vse |
||
| 444 | riscv_vse_mask, // llvm.riscv.vse.mask |
||
| 445 | riscv_vsetvli, // llvm.riscv.vsetvli |
||
| 446 | riscv_vsetvli_opt, // llvm.riscv.vsetvli.opt |
||
| 447 | riscv_vsetvlimax, // llvm.riscv.vsetvlimax |
||
| 448 | riscv_vsetvlimax_opt, // llvm.riscv.vsetvlimax.opt |
||
| 449 | riscv_vsext, // llvm.riscv.vsext |
||
| 450 | riscv_vsext_mask, // llvm.riscv.vsext.mask |
||
| 451 | riscv_vslide1down, // llvm.riscv.vslide1down |
||
| 452 | riscv_vslide1down_mask, // llvm.riscv.vslide1down.mask |
||
| 453 | riscv_vslide1up, // llvm.riscv.vslide1up |
||
| 454 | riscv_vslide1up_mask, // llvm.riscv.vslide1up.mask |
||
| 455 | riscv_vslidedown, // llvm.riscv.vslidedown |
||
| 456 | riscv_vslidedown_mask, // llvm.riscv.vslidedown.mask |
||
| 457 | riscv_vslideup, // llvm.riscv.vslideup |
||
| 458 | riscv_vslideup_mask, // llvm.riscv.vslideup.mask |
||
| 459 | riscv_vsll, // llvm.riscv.vsll |
||
| 460 | riscv_vsll_mask, // llvm.riscv.vsll.mask |
||
| 461 | riscv_vsm, // llvm.riscv.vsm |
||
| 462 | riscv_vsmul, // llvm.riscv.vsmul |
||
| 463 | riscv_vsmul_mask, // llvm.riscv.vsmul.mask |
||
| 464 | riscv_vsoxei, // llvm.riscv.vsoxei |
||
| 465 | riscv_vsoxei_mask, // llvm.riscv.vsoxei.mask |
||
| 466 | riscv_vsoxseg2, // llvm.riscv.vsoxseg2 |
||
| 467 | riscv_vsoxseg2_mask, // llvm.riscv.vsoxseg2.mask |
||
| 468 | riscv_vsoxseg3, // llvm.riscv.vsoxseg3 |
||
| 469 | riscv_vsoxseg3_mask, // llvm.riscv.vsoxseg3.mask |
||
| 470 | riscv_vsoxseg4, // llvm.riscv.vsoxseg4 |
||
| 471 | riscv_vsoxseg4_mask, // llvm.riscv.vsoxseg4.mask |
||
| 472 | riscv_vsoxseg5, // llvm.riscv.vsoxseg5 |
||
| 473 | riscv_vsoxseg5_mask, // llvm.riscv.vsoxseg5.mask |
||
| 474 | riscv_vsoxseg6, // llvm.riscv.vsoxseg6 |
||
| 475 | riscv_vsoxseg6_mask, // llvm.riscv.vsoxseg6.mask |
||
| 476 | riscv_vsoxseg7, // llvm.riscv.vsoxseg7 |
||
| 477 | riscv_vsoxseg7_mask, // llvm.riscv.vsoxseg7.mask |
||
| 478 | riscv_vsoxseg8, // llvm.riscv.vsoxseg8 |
||
| 479 | riscv_vsoxseg8_mask, // llvm.riscv.vsoxseg8.mask |
||
| 480 | riscv_vsra, // llvm.riscv.vsra |
||
| 481 | riscv_vsra_mask, // llvm.riscv.vsra.mask |
||
| 482 | riscv_vsrl, // llvm.riscv.vsrl |
||
| 483 | riscv_vsrl_mask, // llvm.riscv.vsrl.mask |
||
| 484 | riscv_vsse, // llvm.riscv.vsse |
||
| 485 | riscv_vsse_mask, // llvm.riscv.vsse.mask |
||
| 486 | riscv_vsseg2, // llvm.riscv.vsseg2 |
||
| 487 | riscv_vsseg2_mask, // llvm.riscv.vsseg2.mask |
||
| 488 | riscv_vsseg3, // llvm.riscv.vsseg3 |
||
| 489 | riscv_vsseg3_mask, // llvm.riscv.vsseg3.mask |
||
| 490 | riscv_vsseg4, // llvm.riscv.vsseg4 |
||
| 491 | riscv_vsseg4_mask, // llvm.riscv.vsseg4.mask |
||
| 492 | riscv_vsseg5, // llvm.riscv.vsseg5 |
||
| 493 | riscv_vsseg5_mask, // llvm.riscv.vsseg5.mask |
||
| 494 | riscv_vsseg6, // llvm.riscv.vsseg6 |
||
| 495 | riscv_vsseg6_mask, // llvm.riscv.vsseg6.mask |
||
| 496 | riscv_vsseg7, // llvm.riscv.vsseg7 |
||
| 497 | riscv_vsseg7_mask, // llvm.riscv.vsseg7.mask |
||
| 498 | riscv_vsseg8, // llvm.riscv.vsseg8 |
||
| 499 | riscv_vsseg8_mask, // llvm.riscv.vsseg8.mask |
||
| 500 | riscv_vssra, // llvm.riscv.vssra |
||
| 501 | riscv_vssra_mask, // llvm.riscv.vssra.mask |
||
| 502 | riscv_vssrl, // llvm.riscv.vssrl |
||
| 503 | riscv_vssrl_mask, // llvm.riscv.vssrl.mask |
||
| 504 | riscv_vssseg2, // llvm.riscv.vssseg2 |
||
| 505 | riscv_vssseg2_mask, // llvm.riscv.vssseg2.mask |
||
| 506 | riscv_vssseg3, // llvm.riscv.vssseg3 |
||
| 507 | riscv_vssseg3_mask, // llvm.riscv.vssseg3.mask |
||
| 508 | riscv_vssseg4, // llvm.riscv.vssseg4 |
||
| 509 | riscv_vssseg4_mask, // llvm.riscv.vssseg4.mask |
||
| 510 | riscv_vssseg5, // llvm.riscv.vssseg5 |
||
| 511 | riscv_vssseg5_mask, // llvm.riscv.vssseg5.mask |
||
| 512 | riscv_vssseg6, // llvm.riscv.vssseg6 |
||
| 513 | riscv_vssseg6_mask, // llvm.riscv.vssseg6.mask |
||
| 514 | riscv_vssseg7, // llvm.riscv.vssseg7 |
||
| 515 | riscv_vssseg7_mask, // llvm.riscv.vssseg7.mask |
||
| 516 | riscv_vssseg8, // llvm.riscv.vssseg8 |
||
| 517 | riscv_vssseg8_mask, // llvm.riscv.vssseg8.mask |
||
| 518 | riscv_vssub, // llvm.riscv.vssub |
||
| 519 | riscv_vssub_mask, // llvm.riscv.vssub.mask |
||
| 520 | riscv_vssubu, // llvm.riscv.vssubu |
||
| 521 | riscv_vssubu_mask, // llvm.riscv.vssubu.mask |
||
| 522 | riscv_vsub, // llvm.riscv.vsub |
||
| 523 | riscv_vsub_mask, // llvm.riscv.vsub.mask |
||
| 524 | riscv_vsuxei, // llvm.riscv.vsuxei |
||
| 525 | riscv_vsuxei_mask, // llvm.riscv.vsuxei.mask |
||
| 526 | riscv_vsuxseg2, // llvm.riscv.vsuxseg2 |
||
| 527 | riscv_vsuxseg2_mask, // llvm.riscv.vsuxseg2.mask |
||
| 528 | riscv_vsuxseg3, // llvm.riscv.vsuxseg3 |
||
| 529 | riscv_vsuxseg3_mask, // llvm.riscv.vsuxseg3.mask |
||
| 530 | riscv_vsuxseg4, // llvm.riscv.vsuxseg4 |
||
| 531 | riscv_vsuxseg4_mask, // llvm.riscv.vsuxseg4.mask |
||
| 532 | riscv_vsuxseg5, // llvm.riscv.vsuxseg5 |
||
| 533 | riscv_vsuxseg5_mask, // llvm.riscv.vsuxseg5.mask |
||
| 534 | riscv_vsuxseg6, // llvm.riscv.vsuxseg6 |
||
| 535 | riscv_vsuxseg6_mask, // llvm.riscv.vsuxseg6.mask |
||
| 536 | riscv_vsuxseg7, // llvm.riscv.vsuxseg7 |
||
| 537 | riscv_vsuxseg7_mask, // llvm.riscv.vsuxseg7.mask |
||
| 538 | riscv_vsuxseg8, // llvm.riscv.vsuxseg8 |
||
| 539 | riscv_vsuxseg8_mask, // llvm.riscv.vsuxseg8.mask |
||
| 540 | riscv_vwadd, // llvm.riscv.vwadd |
||
| 541 | riscv_vwadd_mask, // llvm.riscv.vwadd.mask |
||
| 542 | riscv_vwadd_w, // llvm.riscv.vwadd.w |
||
| 543 | riscv_vwadd_w_mask, // llvm.riscv.vwadd.w.mask |
||
| 544 | riscv_vwaddu, // llvm.riscv.vwaddu |
||
| 545 | riscv_vwaddu_mask, // llvm.riscv.vwaddu.mask |
||
| 546 | riscv_vwaddu_w, // llvm.riscv.vwaddu.w |
||
| 547 | riscv_vwaddu_w_mask, // llvm.riscv.vwaddu.w.mask |
||
| 548 | riscv_vwmacc, // llvm.riscv.vwmacc |
||
| 549 | riscv_vwmacc_mask, // llvm.riscv.vwmacc.mask |
||
| 550 | riscv_vwmaccsu, // llvm.riscv.vwmaccsu |
||
| 551 | riscv_vwmaccsu_mask, // llvm.riscv.vwmaccsu.mask |
||
| 552 | riscv_vwmaccu, // llvm.riscv.vwmaccu |
||
| 553 | riscv_vwmaccu_mask, // llvm.riscv.vwmaccu.mask |
||
| 554 | riscv_vwmaccus, // llvm.riscv.vwmaccus |
||
| 555 | riscv_vwmaccus_mask, // llvm.riscv.vwmaccus.mask |
||
| 556 | riscv_vwmul, // llvm.riscv.vwmul |
||
| 557 | riscv_vwmul_mask, // llvm.riscv.vwmul.mask |
||
| 558 | riscv_vwmulsu, // llvm.riscv.vwmulsu |
||
| 559 | riscv_vwmulsu_mask, // llvm.riscv.vwmulsu.mask |
||
| 560 | riscv_vwmulu, // llvm.riscv.vwmulu |
||
| 561 | riscv_vwmulu_mask, // llvm.riscv.vwmulu.mask |
||
| 562 | riscv_vwredsum, // llvm.riscv.vwredsum |
||
| 563 | riscv_vwredsum_mask, // llvm.riscv.vwredsum.mask |
||
| 564 | riscv_vwredsumu, // llvm.riscv.vwredsumu |
||
| 565 | riscv_vwredsumu_mask, // llvm.riscv.vwredsumu.mask |
||
| 566 | riscv_vwsub, // llvm.riscv.vwsub |
||
| 567 | riscv_vwsub_mask, // llvm.riscv.vwsub.mask |
||
| 568 | riscv_vwsub_w, // llvm.riscv.vwsub.w |
||
| 569 | riscv_vwsub_w_mask, // llvm.riscv.vwsub.w.mask |
||
| 570 | riscv_vwsubu, // llvm.riscv.vwsubu |
||
| 571 | riscv_vwsubu_mask, // llvm.riscv.vwsubu.mask |
||
| 572 | riscv_vwsubu_w, // llvm.riscv.vwsubu.w |
||
| 573 | riscv_vwsubu_w_mask, // llvm.riscv.vwsubu.w.mask |
||
| 574 | riscv_vxor, // llvm.riscv.vxor |
||
| 575 | riscv_vxor_mask, // llvm.riscv.vxor.mask |
||
| 576 | riscv_vzext, // llvm.riscv.vzext |
||
| 577 | riscv_vzext_mask, // llvm.riscv.vzext.mask |
||
| 578 | riscv_xperm4, // llvm.riscv.xperm4 |
||
| 579 | riscv_xperm8, // llvm.riscv.xperm8 |
||
| 580 | riscv_zip, // llvm.riscv.zip |
||
| 581 | }; // enum |
||
| 582 | } // namespace Intrinsic |
||
| 583 | } // namespace llvm |
||
| 584 | |||
| 585 | #endif |